ISSCC 2025，72GS/s 9bit 学界最高指标 分级流水线 ADC.补充两个概念

昨天文章抱歉，是我搞错了发文单位：ISSCC 2025，72GS/s 9bit 学界最高指标 分级流水线 ADC（YUNSWJ 解读版）

居然是澳门大学的工作

居然是澳门大学的工作

这里说声对不起，因为只有一次文章的修改机会，修改完标点符号，出来以后看到有读者说这个，心都碎了；实在是抱歉。

昨天的文章，如果全吃透，需要不少的知识铺垫，那接下来的文章就会零零散散的来补全这些短板。

TI因子

昨天的文章里面出现了这个 TI，它不是德州哦的 TI，而是：TI = Time-Interleaved（时间交织）

在 ADC 里，就是：

用多个速度较慢的 ADC 交错工作，从而实现更高的整体采样率。

基本原理

假设：每个子 ADC 采样率是 Fs_sub；有 N 个子 ADC；那整体等效采样率 = N × Fs_sub；这个 N，我们就称为 TI 因子。

举个例子

每个通道轮流采样不同的时间点，如果控制得完美，对外看起来就像一个超快的 ADC。

TI 因子带来的问题

虽然 TI 能“堆速度”，但带来了通道间失配问题，尤其在高频下非常要命：

这些失配会在输出频谱上形成 “镜像杂散 (spurs)” ，频率正好在 位置（也就是交织频率）。

尤其在 10~30 GHz 输入时，哪怕 1~2 ps 的时间偏差都会让 SFDR 掉几十 dB。

TI 因子大 → 问题更严重

因为：

通道越多，误差源越多，每个通道都有不同 offset、带宽、时延，校准难度指数上升。

相邻通道相差的时间间隔更短，相位误差（时间抖动）在高频下被放大。

版图分布更广，通道之间走线长、负载差异大，匹配更难。

上篇论文的关键取舍：

用更快的子 ADC，换取更小的 TI 因子。

传统方法：可能用 128 或 256 路 TI，每路采样很慢（几百 MHz）；虽然容易做，但失配校准非常麻烦。

论文方法：

每个子 ADC 自身速度提升到 1.125 GS/s；所以只需要 64× TI 因子，整体就能做到 72 GS/s；通道数少一半 →时序匹配更容易、带宽更一致、spur 更少。

也就是说：

把问题“堆通道”的方式改成“提单通道速度”的方式。

TI 因子（Time-Interleaving Factor） = 参与交错采样的 ADC 通道数，它让系统“看起来更快”，但会引入通道失配和高频失真。

OK，有了这个 子概念，再来看一个之前我其实还写过，但是没有使用这个名字。

交织采样 (Time-Interleaved Sampling, TI Sampling)

“交织采样 (Time-Interleaved Sampling, TI Sampling)” 是高速 ADC 的基础架构之一——几乎所有 >10 GS/s 的 ADC 都在用它；我们可以把它理解成“多工轮班制采样”：每个小 ADC 分工采不同的时间片段，合起来就像一个超快的采样器。

交织采样的基本思想

假设：单个 ADC 采样率为 Fs；我们用 N 个 ADC，依次错开相位采样；那么整体等效采样率就是 N × Fs。

数学上：

其中 。

也就是说：

每个通道采样的时刻错开 。

如果4 通道交织，每通道采样点错开 90° 相位。

为什么要交织？

单个 ADC 的采样速度受工艺、功耗、放大器带宽限制；通过 并行多通道交织，就能 “堆出” 更高的等效采样率，而不必让单个 ADC 超频。

交织采样的典型问题

当通道数增多时，任何细小的不一致都会在输出中表现为周期性杂散 (spurs)，还有就是上面 TI 因子出现的问题，都一样，不需要再写一遍了。

这些误差在频谱上出现于：

即交织频率的倍频处。

比如4 通道 TI ADC，采样率 Fs = 8 GS/s (每通道 2 GS/s)；若输入 f_in = 2 GHz，任意 1 ps 的 timing skew → spur ≈ −50 dBc！

论文里的“交织采样”创新

除了少用 ADC 之外，就是使用时钟系统了。使用超精细时钟调节，相邻通道的相位微调步进 ≈ 12 fs，相当于把时间偏差控制在信号周期的 0.02 %；还使用非重叠采样时钟（这我理解是差分）同组通道的采样窗口错开，防止“同时抓取”造成串扰。

交织采样 = 多个“小 ADC”轮流采样，合起来像一个超快的“大 ADC”，但通道间如果步伐不齐，就会在频谱里“踩出杂音”。