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安全地启动sequence
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svlib文档翻译(第五章)
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浅谈便携式激励(PSS)和UVM
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便携式激励vs形式化vsUVM验证方法在IP块的整个生命周期中的比较分析
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通过字符串访问generate模块内部的变量
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Verilog:笔试面试常考易错点整理
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【源码】手把手教你用Python实现Vivado和ModelSim仿真自动化
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如何快速生成Verilog代码文件列表?(内附开源C代码)
13
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14
NCVerilog+SimVision+Vivado仿真环境搭建
15
串扰
16
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19
combinational clock gating Vs sequential clock gating
20
Clock Domain Crossing, 跨时钟域检查
21
低功耗 | Glitch Power 分析
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P&R | 如何在实现全流程中考虑IR-Drop
23
点论 | 组合逻辑环 Combinational loop 知多少
24
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systemverilog之Automatic
26
【手把手系列】:芯片设计中的Makefile简明教程
27
“ 一网打尽 ” 二进制、格雷码、独热码编码方式
28
分而治之(Hierarchical Sequences),处理复杂事物的绝对准则
29
断言(assertion),把黑盒变成白盒
30
针对assertion based验证的一些“建议”和“不建议”
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python脚本练习(5):读写文件步骤
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python脚本练习(4):正则表达式实例
33
python脚本练习(3):正则表达式实例
34
python脚本练习(2):使用正则表达式的三部曲
35
python脚本练习(1):表格打印
36
VCS门级仿真系列文章之sdf文件和$sdf_annotate

串扰

读《ADS信号完整性》的小Tips

串扰是由于传输线之间的电磁耦合效应引起的,所以串扰的大小就与传输线之间耦合的长度存在一定关系。通常理解就是并行的传输线长度。

不管那么多,在设计注意以下点:

  1. 尽量减短传输线之间的耦合长度,尽量保证在耦合饱和长度之内。
  2. 尽量增加传输线之间的耦合距离,能保证3倍线宽的规则最好。
  3. 在满足信号完整性的情况下,尽量使信号的边沿时间不要过于陡峭,减缓上升的速度。
  4. 对于耦合长度比较长的高速传输线,尽量布到内层的带状线层,可以大大地减少远端串扰。当耦合距离比较短时,可以布线到微带线层,这样可以较少过孔带来的影响。
  5. 在满足工艺要求的情况下,信号层尽量靠近参考层。
  6. 当相邻层都是信号层时,布线尽量避免相邻层平行布线。最好做到垂直布线,使串扰最小化。
  7. 尽量满足传输链路的阻抗匹配,阻抗不匹配会使串扰加大。
  8. 在空间足够大的情况下,可以考虑给高速信号加屏蔽地,屏蔽地上要有适当的地孔。
  9. 高速传输线尽量不要布到PCB板的边缘,最好保证达到信号到参考曾的距离的20倍以上。
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