达摩院青橙奖获得者、全球高被引科学家，他新发Nature！

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二维（2D）半导体具有无悬挂键表面，能够集成到各种衬底上而不受传统晶格匹配约束，因此在单片三维（M3D）集成方面显示出巨大的潜力。然而，由于2D半导体的原子级薄厚度，在微电子学中的各种高能工艺中存在兼容性问题，这使得多层2D电路的M3D集成变得极具挑战性。

2024年5月22日，湖南大学物理与微电子科学学院刘渊教授团队在Nature期刊发表题为“Monolithic three-dimensional tier-by-tier integration via van der Waals lamination”的研究论文，团队成员陆冬林博士为论文第一作者，刘渊教授为论文通讯作者。

刘渊，湖南大学教授、岳麓学者，国家杰出青年科学基金获得者（2023）、2018-2023连续6年入选科睿唯安（Clarivate Analytics）全球高被引科学家、达摩院青橙奖获得者（2021），专注于新型半导体微纳电子器件设计、制造、加工、测量等研究；2010年本科毕业于浙江大学；2015年博士毕业于美国加州大学洛杉矶分校，后从事博士后研究；2017年9月加入湖南大学物理与微电子科学学院。

该研究报道了一种替代的低温M3D集成方法，对整个预制电路层进行范德华（vdW）层压工艺制作，将加工温度控制在120°C。进一步逐层重复范德华层压工艺，实现了在垂直方向上具有10层的M3D集成系统，克服了以前的热预算限制。详细的电气特性分析表明，在顶部重复层压vdW电路层后，底部的2D晶体管不会受到影响。此外，通过vdW层间通孔垂直连接不同层内的器件，可实现具有所需系统功能的各种逻辑和异构结构。这一研究结果展示了一种低能量、高效的M3D集成方法，为未来2D半导体和其他新兴半导体材料的三维集成提供了新的可能性。

https://www.nature.com/articles/s41586-024-07406-z

三维集成是通过在垂直方向上将多个独立的芯片或功能层堆叠在一起的器件系统，能够实现逻辑、存储和传感等功能的垂直集成和协同工作，是后摩尔时代的重要技术路线。目前商用的三维集成主要是通过封装技术将多芯片或者多芯粒垂直堆叠和互联。单芯片三维集成则是直接在同一芯片内部垂直集成多个器件层。通过将每一器件层直接制备在另一器件层之上，能够进一步提高芯片的互联密度和性能。然而，硅基单芯片三维集成面临着严重的热预算问题，其上层的硅沟道制备工艺会导致下层硅器件掺杂扩散和性能退化，限制了三维集成的发展。

针对这一挑战，研究团队报道了一种低温范德华单芯片三维集成工艺。在该工艺中，源/漏/栅电极、层内互连金属、高κ栅介电质、低κ层间介电层和层间垂直通孔等电路功能层首先预制备在牺牲晶圆上，之后在120°C的低温下范德华集成到半导体晶圆上。通过逐层集成范德华预制备电路层和半导体层，实现了10层的全范德华单芯片三维系统。同时，研究发现范德华集成工艺不会对底部的硫化钼晶体管电学性能产生影响，能够保证晶体管的本征性能。进一步集成不同功能的电路层，实现了逻辑、传感和存储互联的三维异质集成和协同工作。该研究为单芯片三维集成系统提供了一条低能量路径。

图1. 逐层M3D集成工艺

图2. 采用不同制造工艺的MoS2晶体管的电学特性

图3. 通过vdW M3D集成多个电路层的逻辑功能

图4. 异构M3D集成和垂直互联

总之，该研究报道了一种创新的低温、无损伤M3D集成方法，该方法采用2D半导体电路逐层干式层压，从而克服了M3D集成的热预算限制，并避免了较低层电路的性能下降。利用该技术，所有基本器件元件都预制备在牺牲晶圆上，随后通过一步vdW工艺在2D半导体上进行物理层压，成功地将10层大规模2D晶体管进行了M3D集成，其中，底部的2D晶体管在重复层压顶部电路层后不受影响。该研究通过逐层vdW集成展示了晶圆级多层M3D集成系统，为制造堆叠电路层数更多的M3D器件开辟了另一种方法。

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