Speedcore eFPGA数据手册——第四章 Speedcore16t测试芯片引脚

尊敬的工程师朋友们，

正值云计算、大数据、人工智能、区块链、智慧城市、智能汽车、新一代数据通信和移动通信快速发展之际，一大批面向全新应用的高端芯片将以ASIC或者SoC的方式不断涌现，比如数据中心或其他互联网基础设施的加速芯片、比特币矿机核心芯片、基于人工智能和边缘计算的安防等各类应用核心芯片、智能汽车和ADAS等应用数据融合处理芯片、5G标准实现和基础设施芯片等等，这些新的芯片将给广大的集成电路设计公司带来诸多机会。与此同时，这些解决方案都有一个共同点，即采用FPGA或者FPGA逻辑阵列来进行数据处理硬件加速，以及应对标准或者技术规范（如自动驾驶安全规范）的不断演进。在设计时即将FPGA逻辑阵列植入到ASIC或者SoC的嵌入式FPGA（eFPGA），正在成为未来诸多高端芯片的重要设计组成部分。

Achronix作为业内唯一提供Speedster系列高端FPGA芯片、Speedcore嵌入式eFPGA、Speedchip定制FPGA晶粒及其他器件多晶粒合封、ACE开发工具的厂商，可以帮助芯片设计公司在开发过程中实现前所未有的效率与速度。例如，在开发新一代搭载Speedcore eFPGA的ASIC或SoC的同时，芯片设计公司即可以基于Speedster FPGA芯片来开发和验证应用，或者采用Speedchip多晶粒合封的方式，与其用户展开系统初步设计和调试；而一旦搭载Speedcore eFPGA的ASIC或SoC流片成功量产，即可与客户进行系统的优化从而在性价比、功耗、体积与空间占用方面形成全面的优势。

为了便于工程师朋友们评估Speedcore eFPGA产品，现将该产品的数据手册提供给大家参考。如有任何需求或者疑问，欢迎随时与我们联系。同时，点击“阅读原文”可以了解关于Speedcore eFPGA的更多、更详细信息。

Speedcore eFPGA数据手册

第四章Speedcore16t测试芯片引脚

引脚类型

Speedcore 16t测试芯片具有以下引脚类型：

数据

总共有64个数据引脚（32个输入和32个输出）被用于将信号驱动到FPGA阵列结构中。这些引脚的最大频率为100 MHz，用于单端I / O和500 MHz LVDS接口I / O。

时钟缓冲器

总共有32个时钟引脚以以下方式组成：

时钟输入：8个LVDS接口对，或16个单端。

时钟输出：8个LVDS接口对，或16个单端。

控制引脚

有两种类型的控制引脚，为每个接口区块中的一个（对于测试芯片共有16个）：

引脚输入或输出的寄存器控制。

支持用于LFSR的信号并在边界处进行逻辑比较，以进行测试模式的生成和检测。

配置接口

有专用的一组74条引脚用来对Speedcore16t测试芯片进行编程。实际使用的引脚总数取决于所选的编程选项，因为所使用的CPU DQ数据链的数量取决于编程宽度。

紧随下图的表格列出了各个接口信号。

图13•Speedcore16t测试芯片的接口

引脚列表

下表提供了Speedcore16t测试芯片内核各输入/输出引脚的描述：

表5•Speedcore16t测试芯片引脚描述