#system-verilog
Verilog 不同编码风格对实际综合电路的影响
使用$test$plusargs提高RTL验收速度
pullup和pulldown在verilog中的使用方法
异步FIFO设计原理与设计方法以及重要问题汇总（包含verilog代码|Testbench|仿真结果）
毛刺消除与输入消抖（单边毛刺滤除、双边毛刺滤除、输入防抖|verilog代码|Testbench|仿真结果）
边沿检测（上升沿检测、下降沿检测、双边沿检测|verilog代码|Testbench|RTL电路图|仿真结果）
异步复位同步释放（verilog代码|Testbench|仿真结果）
七种常见计数器总结（格雷码计数器、环形计数器、约翰逊计数器、FLSR、简易时分秒数字秒表等|verilog代码|Testbench|仿真结果）
串并转换（串入并出、并入串出、移位寄存器法和计数器法|verilog代码|Testbench|仿真结果）
九种移位寄存器原理与设计（循环（左、右、双向）移位寄存器、逻辑和算术移位寄存器、串并转换移位寄存器、线性反馈移位寄存器LFSR）
线性反馈移位寄存器LFSR（斐波那契LFSR（多到一型）和伽罗瓦LFSR（一到多型）|verilog代码|Testbench|仿真结果）
自然二进制数与格雷码的相互转换（verilog代码|Testbench|仿真结果）
奇偶校验器设计（奇偶校验与奇偶检测，XOR法和计数器法|verilog代码|Testbench|仿真结果）
序列模三检测器（状态机法设计原理|verilog代码|Testbench|仿真结果）
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