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在测试verilog模块时，什么时候以及为什么必须使用DUT？
module、verilog
我刚刚开始学习verilog模块的软件测试平台。我注意到，当测试平台调用模块时，它会将DUT放在模块名称和敏感度列表之间。这意味着什么，为什么它是必要的？
浏览 2提问于2011-03-09得票数 1
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如何在顶层模块中引入SystemVerilog模块
verilog、system-verilog
我想使用SysWip AXI4Lite从验证IP (在SystemVerilog中)在我的顶级测试平台与我的传统Verilog AXI4Lite主机。由于对SystemVerilog完全陌生，我在toplevel测试平台中的端口映射有问题。从我的遗留代码中，我有一个dut_top.v和dut_top_tb.sv (为了支持一些SV结构-导入、创建从类对象等等)，我将它重命名为.sv。Verilog AXI4Lite主
浏览 3提问于2015-03-05得票数 0
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为包含接口的系统Verilog DUT创建Verilog包装器
interface、verilog、wrapper、system-verilog
基本上，我有一个系统verilog设计，我需要集成在verilog的模拟框架中。因此，我需要创建一个包装器来与DUT接口，但我在尝试这样做时遇到了问题。module DUT( ifc.in in1, ifc.out out1,
endmo
浏览 0提问于2016-06-04得票数 1
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SystemVerilog与verilog模块的接口
verilog、system-verilog
是否可以将SystemVerilog模块与verilog模块进行接口？在尝试集成它们时，它们有哪些方面应该牢记在心？
浏览 2提问于2014-02-19得票数 0
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监视器/驱动程序与其BFM之间的虚拟接口？它们到底是什么，有人能解释一下吗？
system-verilog、uvm、eda
我正在读UVM的食谱，我对显示器、驱动程序和他们的BFM之间的虚拟接口连接感到困惑。这是否意味着可能有多个驱动程序或监视器，或者这是独立于不知道其监视器或驱动程序的接口。有人能帮上忙吗？
浏览 5提问于2018-07-17得票数 0
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如何将接口与系统verilog模块绑定？
interface、system-verilog、uvm
我有一个系统verilog接口input bit clk,input [7:0] b,);
output a; outputdoAdd; endclocking // cb
modport dut</e
浏览 0提问于2016-07-12得票数 0
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SystemVerilog:虚拟模块与虚拟接口
system-verilog、uvm
总线，是否也可以将模块声明为“虚拟”，以便在SystemVerilog类中保存对模块的引用？示例： moduleSystemVerilog接口的繁琐，只使用来自SystemVerilog类的旧的verilog-95风格的BFM？我只是认为如果你的DUT是用V
浏览 0提问于2020-02-29得票数 0
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在接口内实例化nmos (UVM)
verilog、system-verilog、verification、modelsim、uvm
我的UVM测试平台中有一个由多个nmos实例化组成的接口。模拟器(Modelsim)抱怨这一点，因为它违反了LRM (除了接口之外，在接口内不能有任何实例化)。我需要将实例化移到接口之外。nmos inst_1(modelio_vi[loop], modelio_data_in[loop], (~modelio_data_oen[loop]));//TB to DUTBuffer
nmos inst_2(modelio_data_out[loop], modelio_vi[loop], ( mod
浏览 30提问于2021-03-19得票数 0
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我是否需要避免UVM中的OOMR (模块外引用)代码？
system-verilog、uvm
我正在设置一个新的UVM代码，并希望在我的UVM代码中生成OOMR代码，是否需要在uvm中避免OOMR (走出模块引用)代码的概念？如果不需要，在OOMR代码之前和之后应该检查什么？tb.top.env.dut.a = 1;如果您在那里看到链接，运行后会出现一些错误消息。为了防止这个问题，我认为我必须避免像这样的代码样式。但我不知道我对这个问题有什么了解。
不确定，但据我所知，一些EDA工具支持这个问题。例如，$xm_mirror，导师
浏览 2提问于2019-06-26得票数 0
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Verilog参数声明是否需要默认值？
verilog、modelsim、riviera-pro
Verilog代码中的参数通常以默认值声明，如下所示：但是，如果参数总是在模块实例化时被重写，那么我也看到了没有默认值的声明，例如：这个没有默认值的参数声明可以在ModelSim中编译，但是在Riviera中编译失败。Verilog IEEE Std 1365-2005节"4.10.1模块参数“显示需要默认值(不是可选的)，如下所示：因此，如果需要默认值，则ModelSim可以接受
浏览 8提问于2021-10-01得票数 2
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我想为我的基于Chisel的模块创建一个测试平台。因此，我使用ChiselScalatestTester来创建测试平台。我的模块使用自定义协议与外界通信。因此，在测试类中，我必须等待来自DUT的一些信号的断言。下面是我的测试类的一个示例：while (dut.io.outBusy) {}
...
浏览 2提问于2021-03-30得票数 1
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System Verilog中的浮点除法
floating-point、verilog、division、system-verilog、integer-division
我想通过real数据类型在System Verilog中使用浮点数。我尝试了以下代码，但它似乎不起作用。在我期望2.500000的地方，我得到了2.000000。模块： output real c);endmodule测试工作台：reg[31:0] a
浏览 1提问于2014-07-12得票数 2
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UVM :如何在虚拟界面中连接多维数组？
arrays、verilog、system-verilog、uvm
我有5个静态随机存取存储器实例(== 5个不同的2-D阵列)在DUT (都是verilog)。我想从UVM测试平台对这些阵列进行后门加载。在静态随机存取存储器阵列上有多个驱动程序，要么来自DUT本身，要么来自testbench (来自testbench，它主要是使用$readmemh的后门访问)。问题是，如何将DUT SRAM阵列与虚拟接口中的阵列连接起来？我需要建立一个弱连接，以便在DUT驱动阵列时不会发生争用。
浏览 1提问于2014-07-21得票数 3
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我是否可以在绑定模块实例化中使用顶部模块的连线作为输入？(SystemVerilog)
system-verilog
我有一个简单的模块打印机，我想用绑定到一个BIG_TB中的另一个模块BIG_TB来实例化它。BIG_DUT有另一个模块SMALL_DUT的实例，它有很多我想在打印机中使用的东西。我有另一个testbench SMALL_TB，它有一个SMALL_DUT实例以及一个打印机实例，在这个测试平台中，我想将打印机绑定到SMALL_DUT。在我的打印机模块中，我需要一条电线，它可以存在于<e
浏览 5提问于2021-06-22得票数 1
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Verilog DFF模拟输出x
verilog、flip-flop
我目前正在自学Verilog，作为练习，我一直在为这些模块开发非常基本的模块和测试平台。其中一个模块是D触发器(DFF)。n-1:0] Q; Q <= D;endmodulemodule DFF_tb; reg Q;
DFF #(1) DUT ( clk, D
浏览 1提问于2014-04-21得票数 1
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Verilog测试平台中多个同时独立的信号分配
vhdl、verilog
在VHDL中，我可以在我的测试平台上写到： signal count_in : std_logic_vector1900 ns; load <= '1' after 2700 ns, '0' after 3000 ns;
信号声明在testbench一个更
浏览 4提问于2014-06-02得票数 1
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是否使用全局npm
javascript、node.js、symfony
安装新模块时，何时以及为什么必须使用-g？npm install felixge/node-mysqlnpm install -g felixge
浏览 2提问于2013-12-22得票数 2
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为什么戳值会在上一个时钟周期上发生变化，从而导致断言失败？
chisel、chiseltest
我尝试将一些断言添加到我的代码中，但是这些断言在测试我的模块时失败了，尽管我已经相应地插入了值。AssertTest extends FreeSpec with ChiselScalatestTester { test(new AssertFail) { dut=> dut.clock.step()
浏览 9提问于2021-09-07得票数 2
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如何在RISC V中生成十六进制文件？
riscv、instructions、instruction-set、hexdump
我正试图用32位整数集指令验证RISC，该指令在上可用，它们将输入存储在内存中，作为十六进制文件@vscale/src/test/input/(从上面的链接)。我想验证我的一套指示，我需要它们是以十六进制格式。例如，我的一套指令是(只是简单地提一下)添加SW子。
浏览 11提问于2017-03-31得票数 0
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如何测试Chisel3 BlackBox？
scala、verilog、chisel、chiseltest
对于Verilog中定义的模块，我有以下测试工具：WARNING: external module "qdiv"(:qdiv)was not matched with an implementation。完整的命令如下所示：sbt 'testOnly Exp.TestMCQDiv -- -z verilator'现在编译(
浏览 23提问于2022-02-14得票数 0
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