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AD9528芯片介绍及配置详解

AD9528是ADI(亚德诺半导体技术有限公司, Analog Devices, Inc. 简称ADI )出品的一款双级PLL,集成JESD204B SYSRE...

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FPGA实现高带宽NVMe SSD读写

近期实验室项目需对2GB/s的高速数字图像数据实时存储,后续数据带宽将提升至30GB/s。经调研,SATA协议的固态硬盘理论存储有效带宽为600MB/s,NVM...

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开源H.264 Video Encoder IP Core V2.0 介绍

http://www.openasic.org/topic/80/%E5%BC%80%E6%BA%90h-264-video-encoder-ip-core-v...

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PlutoSDR学习指南【0】PlutoSDR介绍

ADI Pluto是ADI公司推出的主动学习模块(Active Learning Module),其主要包含三个设备:ADALM1000,ADALM2000,A...

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PlutoSDR学习指南【3】官方软件“IIO Oscilloscope”

Pluto一开始拿到手之后,一般先做一个连接,看看设备能不能工作。由于一般都是直接连接到windows系统下面,所以我们采用IIO Oscilloscope做测...

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PlutoSDR学习指南【2】无线数据传输

ADALM-PLUTO主动学习模块(PlutoSDR)易于使用,有助于向电气工程专业学生介绍软件定义无线电(SDR)、射频(RF)和无线通信的基础知识。该模块针...

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PlutoSDR学习指南【1】环境搭建+资料分享

软件无线电平台最通俗的语言来说,即通信系统中的功能采用软件实现,且可反复使用。比如简单的发射和接收信号。可以通过软件设置。信号的编码解码,可以通过软件设置。甚至...

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第五届集创赛杯赛题目公布,看这篇就够了

“全国大学生集成电路创新创业大赛”由工业和信息化部人才交流中心主办,重庆高新技术产业开发区管理委员会承办,央视网 为媒体支持单位。第五届总决赛设置在重庆举行。

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ADRV9009_API功能描述

ADRV9009是一款高集成度射频(RF)、捷变收发器,提供双通道发射器和接收器、集成式频率合成器以及数字信号处理功能。这款IC具备多样化的高性能和低功耗组合,...

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vivado:查看各模块资源占用情况方法

以在xilinx官方评估板VC709的microblaze的软核处理器例程为例。工程如下图模块组成。

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【FPGA大赛作品】FPGA 上的RISC-V开发平台(一等奖)

随着可编程逻辑器件的发展,在计算机工程基础和数字逻辑课程上,灵活的HDL 代码和可编程逻辑器件取代传统固定逻辑芯片和硬核微处理器已成发展趋势。目前国内计算机科学...

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HDLBits:在线学习 Verilog (二十九 · Problem 140-144)

Problem 140 Serial two's complementer (Mealy FSM)

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HDLBits:在线学习 Verilog (二十八 · Problem 135-139)

Problem 135 PS/2 packet parser and datapath / Fsm ps2data

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HDLBits:在线学习 Verilog (二十七 · Problem 130-134)

前面Problem 125 Simple one-hot state transtion 3应该已经介绍过独热one-hot编码方式。这是一种生成逻辑最为简单的...

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HDLBits:在线学习 Verilog (二十六 · 127-130)

在旅鼠的2D世界中,旅鼠只有两种状态:向左走和向右走。当它遇到一个障碍物的时候,会转变方向。特别是,如果旅鼠被左侧撞到,它将会向右走,被右侧撞到,将会向左走。如...

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HDLBits:在线学习 Verilog (二十四 · Problem 115-119)

下表更详细地给出了跳变的规则,(可以视为状态转移表),元素下一个状态可以视作输出,输入为元素本身的状态与相应两个相邻元素的当前状态。

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HDLBits:在线学习 Verilog (二十三 · Problem 110-114)

相比于上一题 5-bit 线性移位寄存器,本题原理上相同,但作者希望我们结合实际的板子(DE1-SoC,可能是一个教学板)和其外部接口(KEY&LED),实现一...

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HDLBits:在线学习 Verilog (二十二 · Problem 105 - 109)

用计数器设计一个带am/pm的12小时时钟。该计数器通过一个CLK进行计时,用ena使能信号来驱动时钟的递增。

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HDLBits:在线学习 Verilog (二十一 · Problem 100 - 104)

设计一个0~9的计数器,共10个周期。该计数器采用同步复位且复位为0。但是本题是希望该计数器并不是随着clk的变化而递增,而是随着一个slowena使能信号来控...

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HDLBits:在线学习 Verilog (二十 · Problem 95 - 99)

在一个8bit的变量中,从一个周期到另一个周期期间,检测输入信号变化。即上升沿变化或下降沿变化。输出应在0变为1后产生。

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