瓜大三哥

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anytao

基于FPGA的Sobel算子(二)

基于FPGA的Sobel算子(二) 之Sobel算子计算电路 为了尽量利用FPGA的并行性,可以考虑同时进行X方向和Y方向的计算。同时,由于,模板的数值为1和2...

21810
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HLS应用流水线

主要对于FOR循环进行优化

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XDC

## Timing Assertions Section # Primary clocks # Virtual clocks # Generated clock...

22010
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HLS综合策略

Loop:rolled00 Array: BRAM Struct:被分解为成员变量 操作符:硬件核 优化策略 The Initial Optimization...

2747
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FPGA block RAM和distributed RAM区别

区别之1 bram 的输出需要时钟,dram在给出地址后既可输出数据。 区别之2 dram使用根灵活方便些 区别之3 bram有较大的存储空间,dram浪费LU...

27610
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物理约束

IO约束,如位置和IO标准 引脚分配命令 Set_property PACKAGE_PIN <pin name> [get_ports <port>] 驱动能...

3055
anytao

ROM

module rom(addr,data); input[3:0] addr; output[7:0] data; function[7:0] romout; ...

2197
anytao

桶形移位寄存器(二)

桶形移位寄存器即循环移位寄存器,在浮点加减运算、压缩/解压缩和图像处理算法中有应用,常用的是组合逻辑实现的桶形移位寄存器。 从面积的角度来说,这种设计方式的确可...

2878
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正弦函数仿真

使用matlab产生一个sin函数值,然后存放在rom中 t=[0:0.1:90]; x=pi*t/180; sin_vale=sin(x); fid=fope...

2175
anytao

虚拟时钟

在FPGA 做系统同步输入接口的情况下,很多时候上游器件送入的数据并不是跟某个FPGA 中已经存在的真实的时钟相关,而是来自于一个不同的时钟,这时就要用到虚拟...

2306
anytao

在Vivado中实现ECO功能

应用场景:如何利用Tcl 在已完成布局布线的设计上对网表或是布局布线进行局部修改,从而在最短时间内,以最小的代价完成个别的设计改动需求。 什么是ECO? ECO...

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anytao

用Tcl定制Vivado设计流程

前端设计是把源代码综合为对应的门级网表的过程,而后端设计则是把门级网表布局布线到芯片上最终实现的过程。 ISE 中设计实现的每一步都是相对独立的过程,数据模型...

2528
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读懂用好Timing Report

静态时序分析 静态时序分析(Static Timing Analysis)简称STA,采用穷尽的分析方法来提取出整个电路存在的所有时序路径,计算信号在这些路径...

2735
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Scrambling/Descrambling

信道加扰 加扰原因 在通信中,如果出现连"0"和连"1",则 l产生交调串音。连续具有单频分量,与载波或者已调信号产生交调,对临近信道带来干扰。 l可能丢失同步...

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桶式移位器

桶式移位器是一种组合逻辑电路,通常作为微处理器CPU的一部分。它具有n个数据输入和n个数据输出,以及指定如何移动数据的控制输入,指定移位方向、移位类(循环、算术...

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aurora 8b/10b精要

aurora 8b/10b协议 TX or RX Only sideband: reset aligned bonded verify 两边采取流控,主要使用这...

4715
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改善时序的方法

时序约束的目的本质上是通过时序约束对Vivado的布局和布线过程进行干预,也就通过Vivado工具重新规划设计中所有功能单元的位置,以及布局的策略。 时序约束...

25410
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IO约束(下)

Output接口类型和约束 FPGA 做Output 的接口时序同样也可以分为系统同步和源同步。在设置XDC约束时,总体思路与Input类似,只是换成要考虑下游...

2407
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高级时钟约束

时序的零起点 用create_clock定义的主时钟的起点即时序的“零起点”,在这以前的上游路径都会被工具自动忽略。所以主时钟在哪个“点”很重要,以下图所示结...

3257
anytao

时序分析中的基本概念和术语

1.建立保持时间 ? 2.四种时序路径 ? 第一类时序路径:从设备A的时钟到FPGA的第一级寄存器的数据输入端口 第二类时序路径:两个同步原件之间的路径,...

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