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数字芯片

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平头哥四款开源玄铁RISC-V处理器

开源 tcp/ip linux

玄铁RISC-V系列处理器采用自研技术，覆盖从低功耗到高性能的各类场景，支持AliOS、FreeRTOS、RT-Thread、Linux、Android等操作系统，并已成功应用于微控制器、工业控制、智能家电、智能电网、图像处理、人工智能、多媒体和汽车电子等领域。

数字芯片社区

2022-09-19

1.5K0

浅谈国产GPU发展

tcp/ip 硬件开发渲染企业

最近几年大芯片投资赛道，数GPU热得发烫。一众初创公司涌现，大厂精英抱团创业，巨额融资不断刷新行业纪录。一些成立较早的企业，已经进入研发落地阶段，刚成立不久的厂商，也旋风般推出相关产品。与GPU创业高热相伴的，是从未间断的质疑声：估值虚高，PPT发布，套壳马甲……一些国内GPU创企推出的产品，被认为已经背离了芯片研发规律，成为融资的工具跳板，后生们不讲武德，坏了规矩。

数字芯片社区

2022-09-19

1.6K0

综合概述及工艺库

编程算法 tcp/ip

.ddc文件包含许多丰富信息，如映射的门电路信息与网表、寄生参数、.v的网表、SDF标准延时信息、SDC约束、工作条件等信息。

数字芯片社区

2022-09-19

8250

国产GPU创业潮：难言奇迹

硬件开发 tcp/ip 深度学习

2020 年 6 到 8 月，一家成立刚刚半年的 GPU 公司壁仞科技密集披露了 3 轮大额融资，几乎网罗了市场上最知名的财务机构和产业资本，包括启明创投、IDG、高瓴、华登国际、中芯聚源等。“每三周就融一轮。” 一位投资圈人士回忆壁仞给市场带来的震撼。

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2022-09-19

1.1K0

ARM CPU Cortex-X3,Cortex-A715,Cortex-A510 | GPU Immortalis-G715

arm tcp/ip 游戏腾讯专有云 PaaS 平台

去年5月，Arm发布了第一代基于64位ARMv9指令集的处理器IP：超大核心Cortex-X2、高性能大核心Cortex-A710，高能效小核心Cortex-A510。同时，Arm还发布了三款Mali GPU IP——ARM Mali GPU | G710、G610、G510、G310。

数字芯片社区

2022-09-19

1.7K0

SOC设计之MIPI I3C

MIPI I3C （MIPI Alliance Improved Inter Integrated Circuit）是一种可扩展的中速串行控制总线接口，用于将外围设备连接到应用处理器，简化集成并提高成本效率，适用于广泛的设备互连应用，包括传感器和存储器接口，为移动产品（从智能手机、可穿戴设备到汽车系统）提供创新设计。

数字芯片社区

2022-04-06

1.1K0

深入AXI4 总线实战：平台搭建

欢迎来到深入 AXI4 总线的实战篇，在第一篇文章中，我们将搭建起我们的 AXI 仿真系统，帮助我们更好、更快地理解与运用 AXI 总线。

数字芯片社区

2020-11-04

1.2K0

深入AXI4 总线实战：Hello AXI handshake

欢迎来到深入 AXI4 总线的实战篇，系列第二篇文章中，我们将首先了解调用 AXI VIP 产生激励与响应的方法，并完成一个小目标：实现三种情况下的握手信号。

数字芯片社区

2020-11-04

1.1K0

DC启动环境设置

tcp/ip 编程算法

　　我们按照前面的基本流程使用DC进行设置，但是这里主要使用的是脚本，因此不能一条一条命令进行演示其效果。在启动DC之前，首先要配置DC的启动环境，也就是那些库的设定。配置DC的启动环境主要是.synopsys_dc.setup配置文件的书写。.synopsys_dc.setup这个文件就是DC的配置文件，它配置了DC启动过程中要执行哪些命令、干哪些事。其中，search_path 、target_library...等等（后面会讲，放在这里给大家留个印象），这些是DC内部的变量名称，用来告诉DC做那些事的方法。

数字芯片社区

2020-07-20

1.9K0

DC综合库（时序库）和DC的设计对象

前面一直说到综合库/工艺库这些东西，现在就来讲讲讲综合库里面有什么东西，同时也讲讲synopsys的Design Ware库。主要内容分为三个部分：标准单元库、DC的设计对象、Design Ware库。

数字芯片社区

2020-07-20

1.8K0

DC的逻辑综合与优化

单片机 tcp/ip

对进行时序路径、工作环境、设计规则等进行约束完成之后，DC就可以进行综合、优化时序了，DC的优化步骤将在下面进行讲解。然而，当普通模式下不能进行优化的，就需要我们进行编写脚本来改进DC的优化来达到时序要求。理论部分以逻辑综合为主，不涉及物理库信息。在实战部分，我们将在DC的拓扑模式下进行。（本文主要参考虞希清的《专用集成电路设计实用教程》来写的总结整理与实验拓展）主要内容有：

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2020-07-20

2.4K0

ZYNQ PS和PL接口技术

tcp/ip arm fpga

ZYNQ作为首款将高性能ARMCortex-A系列处理器与高性能FPGA在单芯片内紧密结合的产品，为了实现ARM处理器和FPGA之间的高速通信和数据交互，发挥ARM处理器和FPGA的性能优势，需要设计高效的片内高性能处理器与 FPGA 之间的互联通路。因此，如何设计高效的 PL 和 PS 数据交互通路是 ZYNQ 芯片设计的重中之重，也是产品设计的成败关键之一。

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2020-07-20

1.7K0

DDR3读写数据

本文对 Xilinx v7中提供的 DDR3 控制器 IP 核模块进行例化，实现基本的 DDR3读写操作。并使用在线逻辑分析仪查看有规律变化的 DDR3 数据读写时序。

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2020-07-20

1.5K0

100G以太网光口的FPGA测试实例

tcp/ip 腾讯云测试服务

软件环境为VIVADO2019.1，不建议采用VIVADO 2018.2,原因在于2018.2中的该IP核没有AXI总线，只有LBUS总线，LBUS总线使用起来需要进行总线的聚合与分拆（数据总线分为4路，每路位宽为128bit），较为繁琐，所以建议使用2019.1中的AXI总线的IP核。

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2020-07-20

2.1K0

DDR3 IP核仿真

tcp/ip 腾讯云测试服务硬件开发

本文使用 IP 核自动生成的 DDR3 仿真测试激励对 DDR3 的 IP 核进行仿真。如图所示，打开路径.......\DDR3_test\DDR3_test.srcs\sources_1\ip\mig_7series_DDR3\

数字芯片社区

2020-07-20

1.1K0

DDR3 IP 核配置

tcp/ip fpga javascript

本文对 Xilinx V7 XC7VX485T-FFG1927 Vivado 中提供的 DDR3 控制器 IP 核模块进行例化，实现基本的 DDR3读写操作。通过 IP 核自动生成的测试脚本实例实现对 DDR3 IP 核的仿真。DDR3控制器IP核内部模块及其与FPGA逻辑、DDR3芯片的接口框图如图1所示。DDR3控制器包括用户接口（User Interface）模块、存储器控制器（Memory Controller）模块、初始化和校准（Initialization/Calibration）模块、物理层（Physical Layer）模块。用户接口模块用于连接 FPGA 内部逻辑；存储器控制器模块实现 DDR3 的主要读写时序和数据缓存交互；初始化和校准模块实现 DDR3 芯片的上电初始化配置以及时序校准；物理层模块则实现和 DDR3 芯片的接口。

数字芯片社区

2020-07-20

1.9K0

为什么EDA软件对芯片设计如此重要？

硬件开发 tcp/ip

对于系统厂商而言，如果说芯片是子弹，是粮食的话，那么芯片EDA工具则是制造子弹，加工粮食的工具，其重要性可见一斑。

数字芯片社区

2020-07-15

1.2K0

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