FPGA的全部内容 - 阅读清单 - 腾讯云开发者社区-腾讯云

开发者社区

文档建议反馈控制台

文章/答案/技术大牛

发布

清单首页FPGA

精彩点评

轻点为此清单评分

0

暂无点评，欢迎发表观点

清单文章

1

资源利用率报告中的LUT和LUTRAM有什么区别

2

xilinx verilog语法技巧(三)--RAM的初始化

3

为什么推荐使用XPM？

4

Block RAM的基本结构

5

为什么要用XPM_MEMORY

6

Vivado中用于时钟操作的几个Tcl命令

7

影响FPGA时序的进位链（Carry Chain），你用对了么？？

8

动态时钟相位

9

动态时钟频率

10

如何缩短Vivado运行时间

11

你的FPGA设计有这些缺陷吗

12

report_utilization远比你想象的强大

13

vivado如何快速找到schematic中的object

14

FPGA中的CLOCK REGION和SLR是什么含义

15

FPGA中的BEL, SITE, TILE是什么含义

16

如何快速查找目标cell

17

都是pin，有什么区别

18

都是net，有什么区别

19

一张图看懂cell, pin, net, port

20

如何快速找到组合逻辑生成的时钟

21

【Vivado那些事】Vivado下头文件使用注意事项

22

Pblock可以这么画

23

关于Pblock的8个必知问题

24

常用的跟Pblock相关的Tcl命令

25

【Vivado】那些事儿-汇总篇

26

【Vivado那些事】Xilinx FPGA普通IO能不能直接接入PLL作为时钟输入

27

Storage Elements

28

D触发器都有哪几种类型？对应什么样的代码？

29

Xilinx 7系列FPGA逻辑单元理解

30

Vivado下查看芯片资源

31

对RAM初始化怎么做

32

干货：Vivado 直接修改RAM初始化文件，避免重新综合、实现的方法

33

借助Elaborated Design优化RTL代码

34

一张图理解什么是好的设计层次

35

9个关于SSI芯片的必知问题

36

Vivado 2018.3 report_qor_suggestions怎么用

37

Vivado 2019.1新特性（5）：更新的report_qor_suggestions

38

Xilinx的高质量时钟输出ODDR原语【随路时钟】【全局时钟网络】【ZC706输出时钟】【ZYNQ】

39

FPGA中BEL Site Tile FSR SLR分别指什么?

40

跟I/O相关的几个命令

41

Vivado Non-Project模式

42

FPGA中降低时钟skew的几种方法

43

FPGA时序优化之Reduce MUXF Mapping

44

什么是Forwarded Clock？

45

几个常见问题

46

如何让同一层次的模块在布局时更紧凑一些

47

什么情况下要用OOC综合方式

48

Vivado 2019.1新特性（2）：report_ram_utilization

49

URAM和BRAM有什么区别

50

write_first/read_first/no_change什么区别

共 50 篇

分享清单