本文本文基于Xilinx FPGA 的clocking wizard IP进行动态调整时钟相位

clocking wizard简介

动态调整时钟相位调节需要在 IP 界面勾选 Dynamic Phase Shift选项。这时候 IP 会多出来一个 4 个引脚，分别是：

• psclk：用于相移控制信号的驱动时钟
• psen：控制相位偏移的使能信号
• psincdec：用于相位正负偏移的信号，1表示正向偏移，0表示负向偏移
• psdone：相位偏移完成标志信号

为什么会有这样四个引脚，为什么不直接通过 AXI-lite 寄存器来实现，如果查看过小编前面写的 DCM 等不难在 xapp462(链接如下) 中发现也是这么写的，所以这些信号其实是继承原来 Vitex-4 来的。

https://www.xilinx.com/support/documentation/application_notes/xapp462.pdf

在 Output Clocks 界面勾选 Use Fine PS可以精确调整相位。

查看 VCO Frequency = 1000 MHz留作后面计算使用

动态调整时钟相位原理

时钟相位调节时序如下图所示

时钟相位调节的精度如下图所示

仿真实验

注：这些寄存器配置修改必须在 locked 信号拉高之后进行修改，修改完后等待 psdone 拉高，表示修改成功。

仿真条件

本次实验输入时钟频率Fclk_IN = 100M ,VCO = 1000MHz，未进行修改时候时钟相位为 100ps ，为什么呢？

查看程序上是将 clk_int 经过 ODDR 再输出，所以是 ODDR 引起来的100ps。

调整相位仿真1

• psincdec 为 1 表示正向偏移
• psen 使能调整一次
• psdone 表示动态调节相位成功

需要注意的是在这个调整过程中，locked信号一直为高

调整一次结果如下图所示，正向偏移了 18ps ，为什么呢？

因为 VCO = 1000MHz , 根据公式 1/( 56 * VCO ) = 1 / ( 56 * 1000 ) = 17.85ps ≈ 18ps

调整相位仿真2

基于仿真1，再进行第二次相位调整

如预期所料，两次偏移为 18ps * 2 = 36ps

参考链接

1. pg065

https://www.xilinx.com/support/documentation/ip_documentation/clk_wiz/v6_0/pg065-clk-wiz.pdf

1. ug472

https://www.xilinx.com/support/documentation/user_guides/ug472_7Series_Clocking.pdf