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Aurora IP中选择了小端支持,但小端体现在了什么地方呢?

aurora协议中,默认是大端模式,但可在定制IP的时候选择小端支持,如下图所示:

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GT Transceiver中的RX功能块简述

每个GTX/GTH收发器包括一个独立的接收器(Receiver),由一个PCS和一个PMA组成。下图显示了GTX/GTH收发器RX的模块。高速串行数据从电路板上...

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TX Fabric时钟输出控制块

TX时钟分频器控制块有两个主要部分:串行时钟分频器控制和并行时钟分频器和选择器控制。

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TX Polarity控制模块

如果TXP和TXN的差分线在PCB上被意外调换,GTX/GTH收发器TX传输的差分数据就会反转。

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GT Transceiver的TX Buffer功能块

上篇文章讲了8B/10B编码功能模块,这篇文章讲的是TX Buffer,但是在正式进入主题之前,为了内容的完整性,提一下Tx Gearbox,这是个什么?

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TX的8B/10B编码功能

每个收发器(Transceiver)包括一个独立的发射器(Transmitter),它由PCS和PMA组成。下图显示了发射器(Transmitter)的功能块。...

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GT Transceiver的回环模式

回环模式是transceiver数据通路的专门配置,其中数据流被折返到源头。通常情况下,传输一个特定的数据流,然后进行比较以检查错误。下图说明了一个具有四种不同...

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GT Transceiver的动态重配置端口

动态重新配置端口(DRP)允许动态改变GTXE2_CHANNEL/GTHE2_CHANNEL和GTXE2_COMMON/GTHE2_COMMON原语的参数。DR...

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TX Pattern Generator功能块

伪随机比特序列(PRBS)通常用于测试高速链接的信号完整性。这些序列看起来是随机的,但具有特定的属性,可用于测量链路的质量。GTX/GTH收发器模式生成器模块可...

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GT Transceiver的电源控制

GTX/GTH收发器支持一系列的断电模式。这些模式既支持通用的电源管理功能,也支持PCI Express®和SATA标准中定义的功能。每个方向的每个通道都可以使...

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GT Transceiver的复位与初始化(4)RX初始化和复位流程

GTX/GTH收发器RX使用一个复位状态机来控制复位过程。由于其复杂性,GTX/GTH收发器RX被划分为比GTX/GTH收发器TX更多的复位区域。如图所示,该分...

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GT Transceiver的复位与初始化(3)TX初始化和复位流程

GTX/GTH收发器TX使用一个复位状态机来控制复位过程。GTX/GTH收发器TX被划分为两个复位区域,TX PMA和TX PCS。该分区允许TX初始化和复位只...

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GT Transceiver的复位与初始化(2)CPLL复位以及QPLL复位

CPLL必须使用CPLLPD端口断电,直到FPGA结构中检测到参考时钟边沿。在CPLLPD无效后,CPLL必须在使用前进行复位。每个GTX/GTH收发器通道有三...

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GT Transceiver的复位与初始化(1)Transceiver复位的两种类型和两种模式

在 fpga 器件启动和配置完毕后,必须对 gtx/gth 收发模块进行初始化,才能使用。

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GT Transceiver中的重要时钟及其关系(10)RXOUTCLK的来源及其生成

RX时钟分频控制块有两个主要部分:串行时钟分频器控制和并行时钟分频器和选择器控制。时钟分频器和选择器的细节见图。

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GT Transceiver中的重要时钟及其关系(9)RXUSERCLK和RXUSER_CLK2的生成

USRCLK以及USRCLK2必须成双成对,由之前讲到的TXUSERCK以及TXUSRCLK2,那TX端必须有对应的结构,与对应的时钟RXUSRCLK以及RXU...

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GT Transceiver中的重要时钟及其关系(7)TXUSRCLK以及TXUSRCLK2的产生

根据TXUSRCLK和TXUSRCLK2的频率,有不同的方式可以使用FPGA时钟资源来驱动TX接口的并行时钟。

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GT Transceiver中的重要时钟及其关系(6)TXUSRCLK以及TXUSRCLK2的用途与关系

首先是框图的最右边FPGA TX Interface,即FPGA TX接口,它是FPGA通往GT Transceiver TX数据通路的通道。

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GT Transceiver中的重要时钟及其关系(3)多个外部参考时钟使用模型

上篇文章:https://reborn.blog.csdn.net/article/details/120734750

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FPGA的设计艺术(11)FPGA的构建过程

本文讨论FPGA的构建过程,由于FPGA的过程太多了,恐怕会有歧义,这个过程,不是开发过程,不是开发流程,而是实实在在的FPGA编译的过程,使用编译恐怕不是太合...

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