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瓜大三哥

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Xilinx FPGA程序升级
Xilixn FPGA提供了一种在线升级的方式,可以通过ICAP指令实现。ICAP(Internal Configuration Access Port) 指的是内部配置访问端口,其主要作用是通过内部配置访问端口(ICAP),用户可以在FPGA逻辑代码中直接读写FPGA内部配置寄存器(类似SelectMAP),从而实现特定的配置功能,例如Multiboot。FPGA实现IPROG通常有两种方式,一种是通过ICAP配置,一种是把相关指令嵌入bit文件中。与通过bit文件实现IPROG相比,通过ICAP更灵活。对Xilinx FPGA的升级其实是Multiboot的操作。如下图所示,基地址存放的是Golden Image(bootloader),而高地址存放的是MultiBoot Image。小编会在本文对Xilinx 7系列的MulTIboot做一些简单介绍。
瓜大三哥
2021-02-24
4.5K0
fpga复位的几种方法
在 FPGA 设计中,复位起到的是同步信号的作用,能够将所有的存储元件设置成已知状态。在数字电路设计中,设计人员一般把全局复位作为一个外部引脚来实现,在加电的时候初始化设计。全局复位引脚与任何其它输入引脚类似,对 FPGA 来说往往是异步的。设计人员可以使用这个信号在 FPGA 内部对自己的设计进行异步或者同步复位。
瓜大三哥
2021-01-12
1.9K0
Xilinx FPGA bit 文件加密
当你的项目终于做完了,到了发布的关键节点,为了防止自己的心血被别人利用,最好对产品进行bit加密。
瓜大三哥
2020-09-30
1.5K0
动态时钟相位
动态调整时钟相位调节需要在 IP 界面勾选 Dynamic Phase Shift选项。这时候 IP 会多出来一个 4 个引脚,分别是:
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2020-09-22
3K0
动态时钟频率
动态调整时钟频率输出,需要在 IP 界面勾选 Dynamic Reconfig选项。这时候 IP 会多出来一个 AXI-lite 的控制接口。
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2020-09-22
2.8K0
PLL/DLL/DCM/MMCM
在 Xilinx 的 FPGA 中,时钟管理器称为 Clock Management ,简称 CMT 。常用到的 DCM / PLL / MMCM 都包含在 CMT 中。
瓜大三哥
2020-09-22
2.2K0
IIC
IC(Inter-Integrated Circuit)总线是一种由PHILIPS公司开发的两线式串行总线,用于连接微控制器及其外围设备。I2C总线产生于在80年代,最初为音频和视频设备开发,如今主要在服务器管理中使用,其中包括单个组件状态的通信。例如管理员可对各个组件进行查询,以管理系统的配置或掌握组件的功能状态,如电源和系统风扇。可随时监控内存、硬盘、网络、系统温度等多个参数,增加了系统的安全性,方便了管理。IIC数据传输速率有标准模式(100 kbps)、快速模式(400 kbps)和高速模式(3.4 Mbps),另外一些变种实现了低速模式(10 kbps)和快速+模式(1 Mbps)。
瓜大三哥
2020-07-24
1K0
CAN总线技术详解与测试【硬件】
CAN总线在硬件系统中占有一席之地,国际上应用最广泛的现场总线之一,与我们讲过的SPI、UART不同,属于“高端高效”系列。
瓜大三哥
2020-05-29
3.1K0
FPGA设计技巧
FPGA的用处比我们平时想象的用处更广泛,原因在于其中集成的模块种类更多,而不仅仅是原来的简单逻辑单元查找表(LUT)。而且还有一些其他资源,例如:
瓜大三哥
2020-05-07
8930
Zynq中PS的MIO操作
在编写程序之前,先来了解GPIO的BANK分布,在UG585文档GPIO一章中可以看到GPIO是有4个BANK,注意与MIO的BANK区分。BANK0控制32个信号,BANK1控制22个信号,总共是MIO的54个引脚,BANK2和BANK3共能控制64个PL端引脚,每一组都有三个信号,输入EMIOGPIOI,输出EMIOGPIOO,输出使能EMIOGPIOTN,共192个信号。
瓜大三哥
2019-10-30
1.2K0
Scrambling and DeScrambling
在通信系统中,经过信源编码和系统复接后生成的传送码流,通常需要通过某种传输媒介才能到达接收机。 传输媒介统称为传输信道。通常情况下,编码码流是不能或不适合直接通过传输信道进行传输的,必须经过某种处理,使之变成适合在规定信道中传输的形式,在通 信原理上,这种处理称为信道编码(与信源编码相对应),实现信道编码的系统称为传输系统。在工程应用中,信道编码过程一般被分为两环节:负责传输误码的检 测和校正的环节称为信道编解码,负责信号变换和频带搬移的环节称为调制解调。一个实际的数字传输系统至少要包括上述两个环节中的一个环节。
瓜大三哥
2019-05-15
1K0
UVM(十二)之各register model
UVM(十二)之各register model 1. register model的必要性 考虑一个问题,当验证平台向DUT发了某些激励后,我们期望DUT中的某些状态寄存器会对我们的激励有一定的反应。我们想在scoreboard中查看此寄存器的值是否与我们期望的值一样,应该怎么做? 就目前我们所掌握的知识来说,要查看一个寄存器的值只能通过使用cpu_driver,向总线上发送读指令,并给出要读的寄存器地址来完成。要实现这个过程,需要启动一个sequence,这个sequence会发送一个transactio
瓜大三哥
2018-02-26
1.7K0
UVM(十二)之各register model续
UVM(十二)之各register model续 1. register model的必要性 假设有如下的DUT: 这个DUT相当的简单,它只有一个寄存器version,要为其建造register
瓜大三哥
2018-02-26
7130
XDC
## Timing Assertions Section # Primary clocks # Virtual clocks # Generated clocks # Clock Groups # Bus Skew constraints # Input and output delay constraints ## Timing Exceptions Section # False Paths # Max Delay / Min Delay # Multicycle Paths # Case Analys
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2018-02-26
1K0
桶形移位寄存器(二)
桶形移位寄存器即循环移位寄存器,在浮点加减运算、压缩/解压缩和图像处理算法中有应用,常用的是组合逻辑实现的桶形移位寄存器。 从面积的角度来说,这种设计方式的确可以节省资源,但是在高速时序电路中,这样的设计就很不合理了。 module bshift( clk, rst, din, rotate_cnt, dout ); parameterWIDTH = 8; parameterCNT_SIZE = 3; inputclk,rst; input [CNT_SIZE -1 : 0] rotate_cnt; in
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2018-02-26
2.1K0
改善时序的方法
时序约束的目的本质上是通过时序约束对Vivado的布局和布线过程进行干预,也就通过Vivado工具重新规划设计中所有功能单元的位置,以及布局的策略。 时序约束策略1 Net_delay比较大的情况下
瓜大三哥
2018-02-26
6740
时序分析中的基本概念和术语
1.建立保持时间 2.四种时序路径 第一类时序路径:从设备A的时钟到FPGA的第一级寄存器的数据输入端口 第二类时序路径:两个同步原件之间的路径,比如rega时钟端口到regb的数据端口 第三类
瓜大三哥
2018-02-24
1.3K0
System DMA 和Bus Master DMA
System DMA是将DMA作为中心位置挂在总线上,能够被总线上的任何设备所使用。BMD是目前为止发现的基于PCIe总线使用最多的DMA类型(使用Endpoint设备)。 Target Logi
瓜大三哥
2018-02-24
2.2K0
移位寄存器的工作原理
把若干个触发器串接起来,就可以构成一个移位寄存器。由4个边沿D触发器构成的4位移位寄存器逻辑电路如图11-41所示。数据从串行输入端D1输入。左边触发器的输出作为右邻触发器的数据输入。假设移位寄存器的初始状态为0000,现将数码D3D2D1D0(1101)从高位(D3)至低位依次送到D1端,经过第一个时钟脉冲后,Q0=D3。由于跟随数码D3后面的数码是D2,则经过第二个时钟脉冲后,触发器FF0的状态移入触发器FF1,而FF0变为新的状态,即Q1D3,Q0=D2。依此类推,可得4位右向移位寄存器的状态,如
瓜大三哥
2018-02-24
1.4K0
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