HDL（VHSIC Hardware Description Language）是一种硬件描述语言，主要用于描述数字电路和系统的结构、行为和功能。它是一种用于硬...

根据要求可自动出售两种货物，这里的自动售货机可销售cola和pepsi两种饮料：售货机可识别1元和0.5元两种货币，在一次购买过程中，可购买一个或者多个商品，系...

综合就是把Verilog、VHDL转换成网表的过程。综合按照是否考虑物理布局信息可分为逻辑综合和物理综合。逻辑综合通常用来做工艺较老的项目，或者较新工艺的面积和...

安利一个vscode的插件，这也是我朋友安利给我的。它叫TerosHDL，这个插件的很多功能其实在许多地方都已经实现了，但是感觉它做了一下集成，对于写Veril...

Verilog和System Verilog是同一硬件描述语言（HDL）的同义名称。SystemVerilog是IEEE官方语言标准的较新名称，它取代了原来的V...

延迟格式描述了设计网表的单元延迟和互连走线延迟，无论设计是用两种主要硬件描述语言（VHDL或Verilog HDL）中的哪一种所描述的。

（3）open Elaborated Design or Open Synthesized Design or Open

每次创建vivado工程时都会生成大量的文件，这样一方面导致占用的磁盘空间很大，另一方面也不利于vivado工程的copy和github上传等操作。这里教大家一...

HDL语言是分层次的、类型的，最常用的层次概念有系统与标准级、功能模块级，行为级，寄存器传输级和门级。

经过大约半个月的思考和查阅资料，准备还是将这部分教程写出来，这个思路的来源主要是好多人留言，入门之后感觉还是很迷茫。其实这个问题，我也很难去解答，但是我还是希望...

同步跨时钟域电路，由于时钟之间有明确的相位关系，可通过时序约束明确建立时间需求，保证电路正常工作。异步跨时钟域电路，由于发送时钟与接收时钟之间没有明确的相位关系...

-resource_sharing的目的是对算术运算实现资源共享，它有三个值auto、off和on。默认值为auto，此时会根据设计时序需求确定是否资源共享。这...

-fanout_limit是一个全局选项，用于设定信号所能承载的最大负载也就是最高的扇出个数，默认值为10,000。需要注意的是，该选项对设计中的控制信号例如置...

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函数在VHDL中可以用于求值，函数的特征是多个输入，一个输出。这和普通的软件程序设计语言没有什么区别。函数定义的形式如下：