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最近USBIF官宣了USB4的升级版本，带宽将从目前的40Gbps提高到80Gbps。
meld 是个不错的图形界面的比较合并工具。而常用的版本控制软件 svn 默认的版本比较工具相对简单，遇到复杂的比较场景时就不那么直观了。
其实日常的频繁、快速地查看 Verilog 源代码，一般是在独立的文本编辑器中完成的。比如，VCS 编译产生的 log 文件中，对应的 Warning、Erro...
这一期主要分享几个 Windows 的使用小技巧，感觉对于平时的 IC 设计工作也挺有帮助。
大家知道，VESA 是视频电子标准协会的英文简称。它主导制定了一系列音视频领域的工业标准。最为大众熟知的标准之一就是 DisplayPort，还有目前在电视、显...
做 IC 设计，难免要阅读大部头的 PDF 文档。目前免费好用的 PDF 阅读器莫过于 Adobe Acrobat Reader DC。正式、质量好的 PDF ...
对职场中人来说，邮件是非常重要的交流方式和信息获取渠道。相当多的企业部署了微软的 Exchange 企业邮件系统，那么 Outlook 自然就是使用最多的多平台...
IC 设计一般来说都是在 Linux 服务器上完成的，频繁的启动、结束 EDA 工具，生成、删除临时数据，难免会出现类似 .nfs000xxx 的文件。当尝试使...
数字前端设计流程中，.lib 后缀的文件通常是 Synopsys Liberty 文件。这是一种描述单元时序、功耗等参数的文本文件。平时难免需要用文本工具去查看...
使用 Verdi 的过程中，难免会碰到表示某种变化量的多位宽数字信号，我们关心的是它的变化趋势。今天主要聊聊数字信号的模拟化呈现。
嗨，大家好。我是韩京飞，网名icsoc。我是一名芯片设计工程师，网名icsoc就是集成电路（integrated circuit）和片上系统芯片（system ...
上一篇我们安装了开源 Verilog 仿真器 EpicSim。既然是仿真，就会有通过波形 debug 的需求。这篇我们来安装一款开源的 VCD 波形查看器， G...
上一篇我们在一台 Win10 家庭版电脑上安装了 WSL 2 的 Ubuntu 16.04 LTS，这篇我们将安装一款开源的 Verilog 仿真器，EpicS...
集成电路从业人员用到的 EDA 工具大部分都是基于 Linux 操作系统，而我们生活中常用的 PC 操作系统以 Windows 最为普及。当我们暂时脱离正式工作...
最近做一个模块级的仿真，需要在两个过程中反复调用同一个 Task。这种场景还是比较常见的，比如一个过程作为普通的配置过程，一个作为中断服务过程，这个 Task ...
就像人类容易接受自然数，但对于负数缺乏某种直觉上的认识一样；后仿过程中经常出现的 Negative Delay 和 Negative Timing Check ...
最近在阅读 USB4 的标准，文档中多次提到 Spanning Tree，于是网上搜了搜，大概有了些概念，写下来促进理解。
它背后的原理是什么呢？这篇文章尝试从硬件设计领域中 Distributed Arithmetic（DA算法）的角度来解释。
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