python的数字与字符串相互转换

经常在处理文本时，比如memory初始化文件，或者解析log中的数据做运算时，会用到字符串转数字。

改好了一个BUG，但出现了10个BUG

下面的代码，DFF d1和d2的使能端有共用逻辑“c1 && (c2 == 4'd2)”，在综合时会把相同的逻辑合并。

要改寄存器的默认值？

与门变或门，或门变与门

掌握常见逻辑门的等价变换是手工做网表ECO重要技能。比如，与门和或门的互换、与/或跟选择器的互换、DFF的SET和RESET互换、DFF上升沿和下降沿的互换等。...

用Python提取Verilog网表层次和实例化关系

在《用Python写一个stdcell library的parser》中提到用标志位限定正则范围的方法其实很通用。我们知道Verilog网表文件很大，小的也有几...

用Python写一个stdcell library的parser

有时候我们只关心stdcell library里的逻辑定义：有哪些pin，面积多大，逻辑功能等。我们可以用正则写一个简单的parser。

用Python解决Verilog网表转CDL大小写重名的问题

在用calibre v2lvs把APR网表转CDL时是不是经常遇到下图的情况？这是CDL不区分大小写的原因。最常见的解决方法就是写脚本替换。

【Innovus】做postmask功能ECO需要分几步

一般Postmask功能ECO流程分成以下几步：修改RTL和验证、修改网表（LEC）、后端工具里ECO Route。如下图：

“自异或”门控时钟

上次的文章《门控时钟和逻辑等价性检查》里提到“除了latch型门控时钟外，还有一种自异或型门控时钟。就是根据数据有没变化判断要不要采样。数据翻转率小的DFF适合...

用python读Excel文件，同时支持xls和xlsx

解决方法 经过查阅资料，发现xlrd库有更新，官网（https://pypi.org/project/xlrd）显示最新版的xlrd（2.0.1）的确不支持，但...

【Innovus】做APR需要准备哪些数据

以一个Block Level的APR为例，需要工艺库、综合输出的数据、顶层Layout的要求等。

门控时钟和逻辑等价性检查

每当问到“怎么降低动态功耗”，一般的答案就是插门控时钟。那为什么插门控时钟就能降低动态功耗呢？门控时钟一定能插得进去吗？对逻辑等价性检查（LEC）有什么影响？

fsdb转vcd的方法

-level 0 : digital及下面子模块的所有信号 -level 1 : digital不包括子模块的所有信号，注：不仅是模块端口，也包括内部信号

什么是独立的RTL Patch，怎么写

RTL Patch完全遵循Verilog语法，模块名字与被ECO的模块相同，只是用GOF关键字把端口连接指导写在注释中。

RGB转YCbCr算法 之Matlab & FPGA实现介绍

虽然现在RGB是计算机视觉最基本的三原色组成结构，但是YCbCr也有非常重要的角色，甚至却之不可，理由如下：

【Innovus】总结了十条消除DRC和Antenna的方法

密密麻麻的线，像高架桥一样，不能交叉，还要保证留够宽度和间距。有时候APR工具并不是那么智能，需要人工干预才能达到满意的效果。下面总结了工作中遇到的Route后...

高级综合优化二：状态机编码转换

我们在综合时，为了面积和时序目标，常常开了很多优化选项，比如compile_ultra。这个命令会根据面积和时序的要求，自动ungroup部分子模块，并进行跨模...

高级综合优化选项一：ungroup

我们在综合时，为了面积和时序目标，常常开了很多优化选项，比如compile_ultra。这个命令会根据面积和时序的要求，自动ungroup部分子模块，并进行跨模...

“软为硬用”—基于python的自动化测试

从事FPGA开发无论是仿真还是上板验证，总少不了各种各样的case遍历，手动执行起来就太麻烦了。尤其像从事FPGA加速行业来说，CPU与FPGA版卡的交...

研发在线文档工具推荐：觅道文档MrDoc

官方介绍：觅道文档MrDoc是基于Python/Django开发的在线文档系统，适合作为个人和小型团队的私有云文档、云笔记和知识管理工具。致力于成为优秀的私有化...