摸鱼范式

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空白的贝塔

【日更计划095】数字IC基础题【SV部分】

时钟块类似于modport,除了具备modport的信号方向指定,还能够建模信号的时序行为。下面是一个时钟块的例子。

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【日更计划094】数字IC基础题【SV部分】

function中不能使用任何延时语句。上面的例子中,function调用了一个耗时的task,这是非法的。

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【日更计划093】数字IC基础题【SV部分】

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【日更计划092】数字IC基础题【SV部分】

上面的例子中,如果表达式与指定的内容完全匹配,则执行后续语句,如果出现x或者z,将执行默认语句。

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【日更计划091】数字IC基础题【SV部分】

压缩结构体是一种可以将压缩位向量作为结构成员进行访问的方法。换句话说,如果struct的所有成员仅由位字段组成并且可以无间隙地打包在内存中,则它可以是压缩结构。...

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【日更计划090】数字IC基础题【SV部分】

function和task的每一个参数都有他的方向,input,ouput,inout或者ref。如果没有显式声明,则默认与前面的参数保持一致,如果前面没有参数...

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【白嫖IC设计课程】数字IC_FPGA设计入门

2006年成都电子科技大学毕业;数字电路前端设计从业14年;前Verisilicon Senior Staff Engineer;主要做视频IP设计(H.264...

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【日更计划089】数字IC基础题【SV部分】

ref关键字用于通过引用而不是值的方式传递参数。子例程/函数与调用者共享句柄以访问值。这是传递诸如类对象或对象数组之类的参数的有效方法,否则创建副本将消耗更多内...

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书写Verilog 有什么奇技淫巧

Verilog 有什么奇技淫巧?我想最重要的是理解其硬件特性。Verilog HDL语言仅是对已知硬件电路的文本描述。所以编写前:

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【日更计划088】数字IC基础题【SV部分】

struct表示不同数据类型的集合。例如:在下面的示例中,我们定义了一个名为instruction_s的struct,该struct由24位地址和8位操作码构成...

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【日更计划087】数字IC基础题【HDL部分】

byte是有符号类型,最大为127,而logic可以被声明为无符号,最大可以达到255.

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【日更计划086】数字IC基础题【HDL部分】

reg和wire是Verilog中就存在的两种数据类型,而logic是SystemVerilog中引入的新数据类型。

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【日更计划085】数字IC基础题【HDL部分】

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【日更计划084】数字IC基础题【HDL部分】

斐波那契数列是一种数列,每一项是通过将前两项相加而得到的。从0和1开始,顺序为0、1、1、2、3、5、8、13、21、34,依此类推。通常,表达式为xn = x...

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【日更计划081】数字IC基础题【HDL部分】

verilog仿真器并不能保证always块的执行顺序,在上面的代码中,由于使用了阻塞赋值,因此会导致竞争现象。如果我们使用不同的仿真器,always块的执行顺...

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【八】基于Montgomery算法的高速、可配置RSA密码IP核硬件设计系列

对于RSA算法,给出两个大的素数很容易,但是对于给出两个大素数的乘积,去找他们的因子就非常的困难,这也是为什么RSA算法的关键所在。因此,如何产生一个随机的大素...

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【日更计划079】数字IC基础题【HDL部分】

第二种情况下,在c=a+b赋值完成之前,另一个initial块中,第三个时间单位时,修改了a的值,所以在计算a+b时,a=1,因此最终结果为2

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【日更计划080】数字IC基础题【HDL部分】

第二种情况下,在c=a+b赋值完成之前,另一个initial块中,第三个时间单位时,修改了a的值,所以在计算a+b时,a=1,因此最终结果为2

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【日更计划064】数字IC基础题

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【日更计划063】数字IC基础题

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