摸鱼范式

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空白的贝塔

【附录C SPEF】静态时序分析圣经翻译计划

SPEF允许以ASCII交换格式描述设计的寄生信息(R,L和C)。用户可以读取和检查SPEF文件中的值,尽管用户永远不会手动创建此文件。它主要用于将寄生信息从一...

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【附录B:SDF 下】静态时序分析圣经翻译计划

以下是将SDF结构映射到VHDL泛型(generic)和Verilog HDL声明(declaration)的示例。

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【附录B:SDF 上】静态时序分析圣经翻译计划

延迟格式描述了设计网表的单元延迟和互连走线延迟,无论设计是用两种主要硬件描述语言(VHDL或Verilog HDL)中的哪一种所描述的。

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【附录A SDC】静态时序分析圣经翻译计划

SDC语法是基于TCL的格式,即所有命令都遵循TCL语法。一个SDC文件会在文件开头包含SDC版本号,其次是设计约束,注释(注释以字符#开始,并在行尾处结束)在...

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【第十章 鲁棒性检查 下】静态时序分析圣经翻译计划

到目前为止介绍的静态时序分析技术是确定性的,因为分析基于的是设计中所有时序弧的固定延迟。每个时序弧的延迟都是根据工作条件以及工艺和互连模型计算得出的,尽管可能存...

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【第十章 鲁棒性检查 中】静态时序分析圣经翻译计划

当一个门控信号(gating signal)可以控制逻辑单元中时钟信号(clock signal)的路径时,将会执行时钟门控检查(clock gating ch...

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【第十章鲁棒性检查 上】静态时序分析圣经翻译计划

通常,工艺和各环境参数在芯片的不同部分上可能不一致。由于工艺差异,芯片上不同部分的相同MOS晶体管可能没有相似的特性,这些差异是由于芯片内部的工艺差异引起的。请...

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【第九章 接口分析 下】静态时序分析圣经翻译计划

DDR SDRAM接口可以看作是上一节中所介绍的SRAM接口的一种扩展。就像SRAM接口一样,有两条主要的总线,图9-9说明了DUA和SDRAM之间的总线及其方...

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【日更计划062】数字IC基础题

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【日更计划061】数字IC基础题

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【日更计划050】数字IC基础题

“ rsync”代表“Remote Sync(远程同步)”,它是在磁盘,网络,服务器和机器之间复制或同步文件/目录的常用命令。rsync仅移动文件中已更改的那些...

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【第八章 时序检查 下】静态时序分析圣经翻译计划

在本节中,我们将介绍发起和捕获时钟的不同情况,并分别说明如何执行建立时间和保持时间检查。图8-28为所举例子的示意图:

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【日更计划049】数字IC基础题

Cron Job是操作系统中基于时间的作业调度程序。它允许在指定的时间,日期,间隔等自动定期运行作业。例如:假设用户具有Shell或Perl脚本,该脚本计算UN...

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【日更计划048】数字IC基础题

内核是一种计算机程序,它用于管理来自软件的输入/输出请求,并将这些请求转换为CPU指令或其他指令。

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【日更计划047】数字IC基础题

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【第七章 配置STA环境 上】静态时序分析圣经翻译计划

大部分数字设计是同步的,从前一个时钟周期计算出的数据在时钟有效沿上被锁存在触发器中。请考虑图7-1所示的典型同步设计,假定待分析设计(DUA)会与其它同步设计交...

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【第七章 配置STA环境 下】静态时序分析圣经翻译计划

STA中两个常用的设计规则是最大过渡时间-max_transition和最大电容-max_capacitance。这些规则将会检查设计中的所有端口和引脚是否满足...

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【日更计划043】数字IC基础题

指针是一个变量,其值是另一个变量的地址。星号*表示指针,int * p 告诉编译器变量“p”是一个指针,其值是存储整数变量的存储位置的地址。同样,float *...

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便携式激励vs形式化vsUVM验证方法在IP块的整个生命周期中的比较分析

验证技术和方法不断发展,以应对日益严峻的验证挑战。当今行业的最新技术是基于UVM和基于形式化(Formal)的验证流程。事实证明,这两种技术都可以显著提高验证质...

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浅谈便携式激励(PSS)和UVM

Accellera的便携式测试和激励标准提供了强大的验证功能,这些功能并不能代替UVM,而是可以增加现有的验证流程。这就是便携式激励和UVM相互作用的方式。

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