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在UVM testbench开始发送激励之前，必须构建其组件层次结构以及验证组件之间的连接关系。
最近MCU缺货浪潮席卷各个行业，很多公司也因为等不到芯片不得不停工停产，MCU在科技行业的重要性不言而喻。
1KB边界限制在AHB中表示burst传输不能跨越1KB边界的约束。该限制旨在防止burst传输从一个slave交叉到另一个slave。在实践中，这意味着如果m...
27、当master 没有请求但是被授予总线权限时，master 可以执行非IDLE以外的传输吗？
以四拍传输大小为4字节的wrapping burst传输为例（共传输16字节）。如果传输的起始地址是0x30，则burst传输的四次地址为0x30、0x34、0...
对于不需要这些保护信息的masters ，建议HPROT默认值为HPROT[3：0]=4‘b0011，即Non-cacheable, Non-bufferabl...
通常，wrapping bursts被用来进行 cacheline数据填充。此时，master首先获取它所请求的数据，然后预取cacheline中剩余的数据。
如果定义了整个4G地址空间，则不需要默认的slave。如果内存映射中存在未定义的区域，那么必须确保对不存在的地址的访问不会锁定系统。在decoder中实现def...
BUSY传输只能在未定义长度的burst传输(INCR)结束时发生，不能在固定长度burst传输（SINGLE, INCR4, WRAP4, INCR8, WR...
在一个Burst 传输中的任何一拍，slave返回非OKAY响应之后Bursts 传输可以提前终止，或者仲裁器将HGRANT给其他master。但是请注意，除非...
1、当AHB写入数据之后从同一地址读取并且读取传输的地址阶段和写传输的数据阶段在同一周期时，读取返回的数据是旧数据还是新数据？
验证计划是验证工程师根据设计规范制定的描述验证过程的文档。验证计划的目标是在可控的时间范围内完成最高质量的验证。
在SystemVerilog中，用randc关键字声明的变量是循环随机（random-cyclic）变量，在其声明范围内循环随机，直到所有的值都随机过。
十年前可能确实如此，但现在已经不复存在了。传统上，验证工程师被认为是对设计进行一些定向测试并检查功能正确性的工程师。
所有的验证平台（即使是最简单的验证平台）都需要一些配置参数用于设置验证环境中的功能（feature）。同时在验证环境中还需要提供一种方式允许测试用例的编写者ov...
简而言之，bugs 可以从简单的拼写错误到复杂的逻辑场景（scenarios）。此外，bugs 的严重程度可以从无伤大雅到导致项目灾难性地失败。
我是做嵌软起家然后做IC验证，面试了多个公司的验证职位，发现基本上没有一家对于这个职位的要求是完全一样的，我想现在基本上对这个职位有个认识了，大家都是做同一个职...
1、代码只是最低端的，一定要往架构上钻，提高自己的抽象层次，从全局去理解芯片设计。研究架构、算法和协议，提高到下一个层次。
相比Verilog HLD，数字IC设计（RTL开发）人员会觉得SVA学习起来比较复杂。如果一个设计人员不得不书写超过3行的SVA代码，这个工作肯定会迅速转到验...
UVM库定义了一组基类（base classes），这些基类有助于搭建模块化/可扩展/可重用的验证环境。
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