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碎碎思

Vivado联合modelsim仿真

之前有分享过《modelsim se 2019.2安装教程》及《vivado2018 中使用modelsim联合仿真》,今天就带来Vivado与Modesim联...

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碎碎思

FPGA 主流芯片选型指导和命名规则(一)

题目可能有点大,主要介绍Xilinx和Altera公司的主流芯片的选型(包括中低高端产品的介绍)和两大厂家的命名规则,主要看封装和逻辑数量。

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碎碎思

FPGA Fanout-Fanin(扇入扇出)

扇入系数是指门电路允许的输入端数目。一般门电路的扇入系数为1—5,最多不超过8。扇出系数是指一个门的输出端所驱动同类型门的个数,或称负载能力。一般门电路的扇出系...

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碎碎思

case/casez/casex 区别与综合

首先,一般性的常识是使用casez,强烈的建议不要使用casex,(虽然我没有这个常识)。这是为啥呢?待续。

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碎碎思

PLL、DLL、DCM区别及应用

主要包括PLL原理、DLL原理和DCM原理,应用可能只会简单说一说,具体以原理为主。

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碎碎思

FPGA 的功耗概念与低功耗设计研究

随着半导体工艺的飞速发展和芯片工作频率的提高 ,芯片的功耗迅速增加 ,而功耗增加又导致芯片发热量的增大和可靠性的下降 。因此 ,功耗已经成为深亚微米集成电路设计...

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碎碎思

基于 FPGA 的数字表示

在FPGA系统中有两个基本准则非常重要,分别为:数字表示法和代数运算的实现。本博文主要介绍数字表示。   参考文献:数字信号处理的FPGA实现(第3版)中文版 ...

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碎碎思

‘SHIT’上最全有限状态机设计研究(五)-时钟同步状态机设计2

本系列主要针对有限状态机进行分析和设计,其中主要包括两部分:时钟同步状态机的分析和时钟同步状态机的设计,预计会有五篇文章进行展开,其中介绍一篇,分析和设计分别有...

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碎碎思

‘SHIT’上最全有限状态机设计研究(四)-时钟同步状态机设计1

本系列主要针对有限状态机进行分析和设计,其中主要包括两部分:时钟同步状态机的分析和时钟同步状态机的设计,预计会有五篇文章进行展开,其中介绍一篇,分析和设计分别有...

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碎碎思

‘SHIT’上最全有限状态机设计研究(三)-时钟同步状态机分析2

本系列主要针对有限状态机进行分析和设计,其中主要包括两部分:时钟同步状态机的分析和时钟同步状态机的设计,预计会有五篇文章进行展开,其中介绍一篇,分析和设计分别有...

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碎碎思

‘SHIT’上最全有限状态机设计研究(二)-时钟同步状态机分析1

本系列主要针对有限状态机进行分析和设计,其中主要包括两部分:时钟同步状态机的分析和时钟同步状态机的设计,预计会有五篇文章进行展开,其中介绍一篇,分析和设计分别有...

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碎碎思

‘SHIT’上最全有限状态机设计研究(一)-状态机介绍

本系列主要针对有限状态机进行分析和设计,其中主要包括两部分:时钟同步状态机的分析和时钟同步状态机的设计,预计会有五篇文章进行展开,其中介绍一篇,分析和设计分别有...

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碎碎思

Xilinx与Altera的FPGA区别

两家FPGA的区别本人认为有两方面吧:1.基本逻辑资源;2.内部基本架构。(也可以看成一方面吧)

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碎碎思

同步FIFO和异步FIFO

FIFO是英文First In First Out 的缩写,是一种先进先出的数据缓存器,他与普通存储器的区别是没有外部读写地址线,这样使用起来非常简单,但缺点就...

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碎碎思

时钟属性jitter和skew

http://download.csdn.net/download/pieces_thinking/9937240

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碎碎思

FPGA全局时钟系统的设计

在使用QuartusII设计Altera的FPGA时,对于时钟的考虑一般很少。我们想得到一个固定频率的时钟,无非就是将晶振从某个时钟管脚输入:若晶振频率即为期望...

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碎碎思

组合逻辑设计中的毛刺现象

和所有的数字电路一样,毛刺也是FPGA电路中的棘手问题,它的出现会影响电路工作的稳定性,可靠性,严重时会导致整个数字系统的误动作和逻辑紊乱。   信号在FPGA...

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碎碎思

Vitis尝鲜(三)

这次主要分享一下Xilinx官方的QTV:如何在 Alveo 卡上快速使用 Vitis 进行开发的视频,主要是可以对Vitis有个快速的认识。

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碎碎思

Vitis尝鲜(二)

上一篇安装完相关程序后,这一篇就简单运行一个“Hello Vitis”的程序。  本例硬件平台为ZYNQ平台,具体芯片为XC7Z035。  ZYNQ 芯片分为 ...

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碎碎思

System Generator从入门到放弃(三)-Digital Filter

Simulink中的仿真模型为连续时间系统,数据格式多种多样;而FPGA中为离散时间系统,数据必须用一定的位数进行量化。两者之间必须要进行从连续到离散的转换...

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