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本篇文章参考自Xilinx的白皮书《Xilinx Stacked Silicon Interconnect Technology Delivers Breakt...
综合后,执行report_qor_assessment,该命令可对设计进行整体的评估,并给出一个分数,以表征时序收敛问题的严重程度
在过去几十年的个人PC和服务器端,Intel的x86架构占据了绝大多数的市场份额。然而随着ARM的崛起,已经逐渐在PC和服务端对x86架构发起了挑战,越来越多的...
我们以一个简单的加法器为例,来看下如何用vcs+verdi仿真Verilog文件并查看波形。
今天我们讨论的是一篇2017年2月份由Intel发表的论文,在文章结尾,我们会总从当前这个时间点来回看一下这篇论文的观点。
前言:本文章为FPGA问答系列,我们会定期整理FPGA交流群(包括其他FPGA博主的群)里面有价值的问题,并汇总成文章,一方面是希望能帮到不经常看群消息的小伙伴...
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在软件或者芯片的开发中,一般都会用到Makefile,它是一个文本文件,其中包含有关如何编译和链接程序的指令。Makefile 由 make 工具使用,make...
在数字设计的Implementation过程中,从RTL到GDSII的每一步都是高度计算密集型的。在SoC层面,为了最小化互连的延迟,我们需要评估数百个par...
Vivado真的是太庞大了,现在一个安装包都要90GB的大小,安装过程甚至需要277GB的空间。真是应了那句话了:硬件但凡有一点升级,都会被软件立马吃掉...
看到这个消息,感觉非常振奋,毕竟特斯拉走的纯视觉的自动驾驶方案,如果能发布Robotaxi,说明特斯拉的自动驾驶技术已经比较成熟了。
在介绍Reduce MUXF Mapping,我们需要知道什么是MUXF,这就得从UltraScale的CLB说起。
加利福尼亚州圣何塞,2023年6月——高性能FPGA芯片和嵌入式FPGA硅知识产权(eFPGA IP)领域的领导性企业Achronix半导体公司日前宣布:Ach...
随着国产FPGA的崛起,中低端产品中,很多国产FPGA都是不错的选择,性价比很高。高端FPGA中,往往还是以AMD和Intel为主,但最近这几年,Achroni...
在时序报告中,会显示出clock path skew,如果时钟偏移超过0.5ns,就需要额外关注了。
UltraScale架构的设备在时钟架构上有显著的创新,全局时钟缓冲器和局部时钟缓冲器之间的差异很小。因此,7系列的区域时钟缓冲器已被新的时钟缓冲器取代,这些新...
UVM中的phase,按照其是否消耗仿真时间($time打印出的时间)的特性,可以分成两大类,一类是function phase,如 build_phase、c...
由于在工作中需要用到UVM仿真,就将自己的学习过程记录下来,写成了一个UVM学习的系列文章,文章中的绝大多数内容都来自《UVM实战》这本书,也从找了一些网上的公...
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